| Assembleur PDP-11 |
ASHC |
| Arithmetic Shift Combined |
Syntaxe
Description
Cette instruction permet d'effectuer un décalage arithmétique de bits combiné.
Algorithme
Mnémonique
| Instruction |
Opcode
|
| ASHC s,r |
073RSS |
Registre de codes de condition
Cette instruction affectera les bits de drapeau du registre de codes de condition de la façon suivante :
| Nom du drapeau |
Description |
| N |
Ce bit est fixé si résultat < 0 |
| Z |
Ce bit est fixé si résultat = 0 |
| V |
Ce bit est fixé si le bit de signe change pendant le décalage. |
| C |
Ce bit est chargé avec un bit de poids fort lorsqu'il est à gauche; chargé avec un bit de poids faible lors d'un décalage à droite (chargé avec le dernier bit sorti de l'opérande 32 bits). |
Dernière mise à jour : Lundi, le 8 octobre 2018
