ELSIF |
Autrement si |
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| VHDL | |
Syntaxe
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if condition then sequential_statements_true elsif autrecondition then sequential_statements_elseif end if; |
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if condition then sequential_statements_true elsif autrecondition then sequential_statements_elseif else sequential_statements_false end if; |
Paramètres
| Nom | Description |
|---|---|
| condition | Ce paramètre permet d'indiquer la condition à vérifier. |
| sequential_statements_true | Ce paramètre permet d'indiquer la séquence d'instructions à exécuter si la condition est vrai. |
| sequential_statements_elseif | Ce paramètre permet d'indiquer la séquence d'instructions à exécuter si la deuxième condition est vrai. |
| sequential_statements_false | Ce paramètre permet d'indiquer la séquence d'instructions à exécuter si toutes les conditions sont fausses. |
Description
Ce mot réservé permet d'indiquer une condition alternative si la condition d'une instruction IF est fausse.
Dernière mise à jour : Mercredi, le 30 mai 2018