PORT |
Port |
|---|---|
| VHDL | |
Syntaxe
|
port (port_declaration, port_declaration, ...); port_signal_name : in port_signal_type := initial_value port_signal_name : out port_signal_type := initial_value port_signal_name : inout port_signal_type := initial_value port_signal_name : buffer port_signal_type := initial_value port_signal_name : linkage port_signal_type := initial_value |
Paramètres
| Nom | Description |
|---|---|
| port_declaration | Ce paramètre permet d'indiquer une déclaration de port. |
| port_signal_name | Ce paramètre permet d'indiquer le nom du signal d'un port. |
| port_signal_type | Ce paramètre permet d'indiquer le type du signal d'un port. |
| initial_value | Ce paramètre permet d'indiquer la valeur initiale d'un signal de port. |
Description
Ce mot réservé permet de définir les ports d'entrée et de sortie d'une entité dans une configuration. Une instruction port inclut respectivement : le mot réservé port, suivi d'une liste de déclarations pour les signaux de port en cours de définition.
Dernière mise à jour : Mercredi, le 30 mai 2018