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Assembleur 80x86

MFENCE

INTEL Pentium 4+, SSE2 Memory Fence

Syntaxe

MFENCE

Description

Cette instruction permet d'agir comme une barrière pour forcer une priorité en mémoire (sérialisation) entre les instructions précédant le MFENCE et les instructions de chargement et d'entreposage précédent le MFENCE.

Mnémonique

Instruction Opcode Description
MFENCE 0Fh AEh F0h Force l'ordre de sérialisation dans l'opération de chargement et d'entreposage

Exceptions

Message Mode réel Virtuel 8086 Mode protégé Description
#UD(Opcode invalide)     X Cette instruction n'est pas supporté comme l'indique le bit 26 du registre EDX de la fonction 0000_0000h dans l'instruction CPUID.

Voir également

Instruction assembleur 80x86 - Instruction LFENCE
Instruction assembleur 80x86 - Instruction SFENCE

Références

Intel® 64 and IA-32 Architectures Software Developer’s Manual Volume 2A: Instruction Set Reference, A-M, Edition Intel, Mars 2010, Publication No. 253666-034US, page 695 à 696.

Dernière mise à jour : Vendredi, le 5 septembre 2014