ASSERT |
Assertion |
|---|---|
| VHDL | |
Syntaxe
|
assert condition report string severity severity_level; |
Paramètres
| Nom | Description | |
|---|---|---|
| condition | Ce paramètre permet d'indiquer la condition à vérifier. | |
| string | Ce paramètre permet d'indiquer le message à indiquer. | |
| severity_level | Ce paramètre permet d'indiquer le niveau de sévérité : | |
| Constante | Description | |
| NOTE | Cette constante permet d'indiquer un message d'information pour la simulation | |
| WARNING | Cette constante permet d'indiquer une situation inhabituelle dans laquelle la simulation peut être poursuivie, mais les résultats peuvent être imprévisible. | |
| ERROR | Cette constante permet d'indiquer une violation d'assertion rendant impossible la poursuite de la simulation. | |
| FAILURE | Cette constante permet d'indiquer une violation d'assertion et une erreur fatal arrêtant immédiatement la simulation. | |
Description
Ce mot réservé permet de vérifier la condition spécifié. Si la condition n'est pas vrai, alors une action sera effectué.
Remarque
- Une déclaration assert comprend 2 options : report, lequel affiche un message définir par l'utilisateur si la condition spécifiée est fausse et severity permettant à l'utilisateur de choisir un niveau de sévérité si la condition spécifié est fausse.
Voir également
Langage de programmation - VHDL - Références de mots réservés (mots clefs) - REPORT
Dernière mise à jour : Mercredi, le 30 mai 2018